TerosHDL
安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Verilog设计，特别是写Hardware design spec我觉得挺不错的。
具体的，完整的操作文档可以通过本文末尾的阅读原文进行查阅。在此我只是贴几个我个人觉得很有用的功能。
Jump to the definition with Ctrl+Click on the element.
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打开 Verilog/VHDL 文件并按下模板生成按钮
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从列表中选择所需的模板。
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模板将存储在剪贴板中并准备好粘贴到
Ctrl+v任何地方。
TerosHDL 在模块描述中支持 WaveJSON 格式。该格式描述了数字时序图。这个是和WaveDrom完全一样的。
这个功能我个人感觉在CSR中进行位域说明是很有必要的。
可用于显示 Verilog/SV 原理图。
感觉还是比较实用的，所以安利了一下哈哈哈。
更多的功能，可以查看下方的原文链接。
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